本發明涉及集成電路時鐘與校準，具體而言，涉及一種基于數字時間轉換器的四相時鐘相位校準電路。
背景技術：
1、隨著高速集成電路技術向高頻化、寬帶化與多通道方向發展，多相時鐘在高速串行收發器、數據轉換器、鎖相環時鐘分配與多相采樣等應用中得到廣泛采用。四相時鐘是常見的一種多相時鐘，四相時鐘由于能夠提供相鄰相位間隔約為?90°的多路時序基準，常用于多路采樣、i/q解調、邊沿選擇以及時鐘重構等關鍵模塊，其相位一致性與長期穩定性直接影響系統的采樣精度、抖動性能與時序裕量。
2、然而，在實際芯片實現中，四相時鐘的相位會受到工藝、電壓、溫度變化以及版圖寄生與器件失配的共同影響而產生偏差。即使四相時鐘由同一時鐘源產生，不同相位路徑在緩沖、走線、負載與器件參數上的不一致仍會引入固定相位偏差，并在環境變化下產生漂移，從而導致相鄰相位間隔偏離理想值。該類相位誤差不僅會降低多路采樣或相位選擇操作的準確性，還可能在高頻場景下放大為更顯著的時序違例與性能退化。因此，如何在芯片內部對四相時鐘相位誤差進行可靠檢測并實現閉環校準，是提升高速多相時鐘系統魯棒性與一致性的關鍵問題。
3、現有四相時鐘相位校準技術方案旨在pvt波動、版圖寄生與器件失配條件下，使相鄰時鐘相位間隔接近理想值（如四相時鐘之間的相位差為90°），并抑制固定偏差與漂移。現有技術通常圍繞“誤差檢測、判決、延遲調節與閉環收斂”開展，主要包括以下技術路線：
4、（1）基于多相dll或多抽頭延遲鏈的校準（模擬閉環）：采用可調延遲單元構成多相dll或多抽頭延遲鏈，通過相位頻率檢測器與電荷泵及環路濾波器實現閉環鎖定。該類方案屬于模擬閉環系統，其穩定性容易受工藝、電壓、溫度變化與供電噪聲影響；同時，多相抽頭之間存在耦合關系，調節某一路延遲會改變其它相位關系，使校準更加復雜，并可能引入殘余相位誤差。受多相耦合與環路穩定性約束，且延遲調節步進與增益一致性在高頻條件下難以兼顧。此外，許多dll電路采用反相器延遲鏈等結構作為延遲調節單元，在高頻場景下要獲得足夠小的調節步進本身較難；若延遲增益隨控制字變化而缺乏良好線性度，則等效環路增益會隨碼字顯著波動，容易導致收斂速度不穩定、收斂點偏移以及穩態殘余相位誤差增大，進而需要額外線性增益校準模塊，增加其電路復雜度。
5、（2）基于時間數字轉換器的數字相位測量校準（數字測量）：利用時間數字轉換器或多相采樣結構對相位差進行量化，并驅動可編程延遲線、相位插值器或數字可控延遲單元進行閉環更新。該類方案在高頻場景下通常需要較高的時間分辨率與較好的線性度，以保證相位測量與控制更新的準確性。但是，帶來較高的面積與功耗開銷，高分辨率時間數字轉換器實現代價較高，且易受量化噪聲與亞穩態影響；在接近收斂時，可能因量化噪聲與判決不確定性導致控制字容易在相鄰碼值之間周期性往復切換，難以穩定在單一碼值，從而引入殘余相位誤差并劣化穩態時的時鐘抖動，通常還需要額外的數字濾波或算法提升穩定性。
6、總體而言，現有技術方案實現高精度校準較為困難，同時對延遲調節單元或測量鏈路的線性度要求較高，線性度不足會顯著影響閉環收斂與穩態誤差水平，從而增加系統實現難度。
技術實現思路
1、本申請就是為了解決現有技術四相時鐘相位校準電路難以實現高精度校準、相位偏差較大的技術問題，提供了一種基于數字時間轉換器的四相時鐘相位校準電路。
2、本申請提供一種基于數字時間轉換器的四相時鐘相位校準電路，包括四相相位調節模塊、相位誤差檢測鏈路、比較判決模塊和數字校準邏輯模塊；四相相位調節模塊設有dtc模塊；相位誤差檢測鏈路用于從四相相位調節模塊輸出的四相時鐘中選取一對，處理后輸出表征相位差信息的電壓域信號；比較判決模塊用于根據相位誤差檢測鏈路輸出的電壓域信號進行符號判決，輸出作為判決結果的低電平或高電平；數字校準邏輯模塊用于依據判決結果更新四相相位調節模塊中對應dtc的控制字，使對應的時鐘相位向著誤差減小的方向移動。
3、優選地，四相相位調節模塊中，dtc模塊的數字控制碼是八位。
4、優選地，數字校準邏輯模塊被配置為，當比較判決模塊的輸出為低電平，則增加四相相位調節模塊中dtc模塊的控制字；當比較判決模塊的輸出為高電平，則減小四相相位調節模塊中dtc模塊的控制字。
5、優選地，數字校準邏輯模塊采用12bit累加器進行積分累加更新方式抑制噪聲影響，其中高8bit作為dtc控制字輸出，低4bit用于判決結果的累積與進位。
6、優選地，相位誤差檢測鏈路包括相位對選擇模塊、相位檢測模塊和相位電壓轉換模塊，相位對選擇模塊用于從四相相位調節模塊輸出的四相時鐘中選取一對，相位檢測模塊用于對一對時鐘處理進而輸出相位差信息；相位電壓轉換模塊用于將相位差信息轉換為電壓域信號。
7、優選地，相位電壓轉換模塊包括第一idac、第二idac、節點vp、節點vn、節點、節點、節點rst、第一電容c1、第二電容c2、第一mos管q1、第二mos管q2、第三mos管q3、第四mos管q4、第五mos管q5、第一反向器g1、第二反向器g2和第三反向器g3，節點vp通過第一電容c1接地，第一idac的輸入端與節點vp連接，第一idac的輸出端與第一mos管q1的d極連接，第一mos管q1的s極與第一反向器g1的輸出端連接，節點與第一反向器g1的輸入端連接，第三mos管q3的d極與節點vp連接，第三mos管q3的g極與節點rst連接；節點vn通過第二電容c2接地，第二idac的輸入端與節點vn連接，第二idac的輸出端與第二mos管q2的d極連接，第二mos管q2的s極與第二反向器g2的輸出端連接，節點與第二反向器g2的輸入端連接，第四mos管q4的d極與節點vp連接，第四mos管q4的g極與節點rst連接；第五mos管q5的g極分別與第一mos管q1的g極、第二mos管q2的g極連接，第五mos管q5的s極與第三反向器的輸出端連接；節點、節點作為相位電壓轉換模塊的輸入端，節點vp、vn作為相位電壓轉換模塊的輸出端。
8、優選地，相位誤差檢測鏈路還包括分頻模塊，分頻模塊連接于相位對選擇模塊與相位檢測模塊之間，分頻模塊用于對相位對選擇模塊輸出的一對時鐘進行降頻處理。
9、本申請的有益效果是，能夠實現高精度校準，可有效減小四相時鐘的相位偏差及其漂移，提高多相時鐘系統的相位一致性與整體性能。同時降低對線性度依賴并提升收斂魯棒性。適用于高頻應用場景。
10、采用積分累加式控制字更新機制，將比較判決模塊處理得到的比較判決結果在時間域進行累積后再更新dtc控制字，可有效抑制各模塊噪聲與瞬時誤判導致的隨機抖動更新，提升閉環收斂穩定性與穩態精度。
11、本申請進一步的特征和方面，將在以下參考附圖的具體實施方式的描述中，得以清楚地記載。
1.一種基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，包括四相相位調節模塊、相位誤差檢測鏈路、比較判決模塊和數字校準邏輯模塊；
2.根據權利要求1所述的基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，所述四相相位調節模塊中，dtc模塊的數字控制碼是八位。
3.根據權利要求1所述的基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，所述數字校準邏輯模塊被配置為，當比較判決模塊的輸出為低電平，則增加四相相位調節模塊中dtc模塊的控制字；當比較判決模塊的輸出為高電平，則減小四相相位調節模塊中dtc模塊的控制字。
4.根據權利要求3所述的基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，所述數字校準邏輯模塊采用12bit累加器進行積分累加更新方式抑制噪聲影響，其中高8bit作為dtc控制字輸出，低4bit用于判決結果的累積與進位。
5.根據權利要求1所述的基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，所述相位誤差檢測鏈路包括相位對選擇模塊、相位檢測模塊和相位電壓轉換模塊，所述相位對選擇模塊用于從四相相位調節模塊輸出的四相時鐘中選取一對時鐘，所述相位檢測模塊用于對所述一對時鐘處理進而輸出相位差信息；所述相位電壓轉換模塊用于將所述相位差信息轉換為電壓域信號。
6.根據權利要求5所述的基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，所述相位電壓轉換模塊包括第一idac、第二idac、節點vp、節點vn、節點、節點、節點rst、第一電容c1、第二電容c2、第一mos管q1、第二mos管q2、第三mos管q3、第四mos管q4、第五mos管q5、第一反向器g1、第二反向器g2和第三反向器g3，所述節點vp通過第一電容c1接地，所述第一idac的輸入端與節點vp連接，所述第一idac的輸出端與第一mos管q1的d極連接，所述第一mos管q1的s極與第一反向器g1的輸出端連接，所述節點與第一反向器g1的輸入端連接，所述第三mos管q3的d極與節點vp連接，所述第三mos管q3的g極與所述節點rst連接；所述節點vn通過第二電容c2接地，所述第二idac的輸入端與節點vn連接，所述第二idac的輸出端與第二mos管q2的d極連接，所述第二mos管q2的s極與所述第二反向器g2的輸出端連接，所述節點與第二反向器g2的輸入端連接，所述第四mos管q4的d極與節點vp連接，所述第四mos管q4的g極與節點rst連接；所述第五mos管q5的g極分別與第一mos管q1的g極、第二mos管q2的g極連接，所述第五mos管q5的s極與第三反向器的輸出端連接；所述節點、節點作為相位電壓轉換模塊的輸入端，所述節點vp、vn作為相位電壓轉換模塊的輸出端。
7.根據權利要求5所述的基于數字時間轉換器的四相時鐘相位校準電路，其特征在于，所述相位誤差檢測鏈路還包括分頻模塊，所述分頻模塊連接于相位對選擇模塊與相位檢測模塊之間，所述分頻模塊用于對所述相位對選擇模塊輸出的一對時鐘進行降頻處理。