本發明涉及半導體，具體是一種低柵極電荷的mosfet器件及其制備方法。
背景技術：
1、隨著物聯網、可穿戴設備、便攜式醫療監測等領域的快速發展，微功耗高頻傳感器開關作為核心控制元件，其性能直接決定了傳感器系統的功耗水平、響應速度與工作穩定性。當前，微功耗高頻傳感器開關對核心器件的要求呈現“低功耗、高頻化、高可靠性”的三重需求：一方面，傳感器系統多依賴電池供電，要求開關器件具備極低的靜態功耗與動態功耗，減少能量損耗以延長續航時間；另一方面，高頻傳感器（如射頻傳感器、振動傳感器、高速數據采集傳感器）的工作頻率不斷提升，需開關器件具備快速開關響應、低柵電荷（qg）、低柵漏電容（cgd）特性，避免開關延遲與信號畸變；同時，傳感器工作環境多為復雜場景（如便攜式設備的頻繁啟停、醫療設備的高精度要求），對器件的漏電抑制、閾值電壓穩定性、長期工作可靠性提出了嚴苛要求。
2、現有mosfet器件作為傳感器開關的主流選擇，存在難以兼顧微功耗與高頻性能的技術瓶頸：傳統mosfet柵電荷（qg）較高，高頻開關過程中柵極驅動損耗顯著，導致動態功耗增加，無法滿足微功耗傳感器的續航需求；部分低qgmosfet通過減薄柵介質、簡化柵極結構實現低電荷特性，但犧牲了漏電抑制能力與閾值電壓穩定性，易出現亞閾值漏電過大、高頻工作時波形畸變等問題，影響傳感器開關的控制精度；因此，如何在一定程度上兼顧微功耗與高頻性能是本發明技術方案想要解決的技術問題。
技術實現思路
1、本發明的目的在于提供一種低柵極電荷的mosfet器件及其制備方法，以解決上述背景技術中提出的問題。
2、為實現上述目的，本發明提供如下技術方案：
3、一種低柵極電荷的mosfet器件，所述器件包括：
4、p型si襯底，摻雜濃度為1×1015cm-3，厚度為500μm；
5、locos隔離層，采用sio2材料，厚度300nm，隔離間距1μm，僅預留器件工作窗口；
6、溝道下淺埋p型電場調控層，位于溝道下方100nm處，摻雜濃度為1×1017cm-3，厚度80nm，覆蓋整個溝道區域；
7、橫向摻雜梯度溝道，p型輕摻雜si材料，摻雜濃度從源端至漏端梯度降低，源端為5×1016cm-3，漏端為2×1016cm-3，溝道長度為0.5μm，寬度為50μm，厚度為50nm；
8、柵介質層；所述柵介質層為復合結構，底層為sio2，厚度為5nm，上層為hfo2，厚度為10nm，總厚度為15nm；
9、主柵極，底層為n型重摻雜多晶硅，厚度為120nm，表層為nisi硅化物層，厚度為30nm；
10、屏蔽柵結構，采用n型重摻雜多晶硅材料，寬度為0.1μm，厚度為180nm，摻雜濃度為1×1020cm-3；
11、非對稱ldd區，源側摻雜濃度為1×1018cm-3，寬度0.1μm，深度50nm；漏側摻雜濃度為5×1017cm-3，寬度0.15μm，深度50nm；
12、漏區兩級階梯凹槽，第一階段深度為30nm，第二階段深度為15nm，寬度為0.15μm；
13、源漏重摻雜區，n型重摻雜si材料，摻雜濃度為5×1019cm-3，深度100nm，源側為平面結構，漏側為階梯凹槽結構；
14、金屬電極，頂層為al，厚度300nm，包含源極、主柵極、屏蔽柵和漏極，接觸電阻不超過1ω·mm；
15、接觸孔，穿透式結構，直徑0.3μm，共4個，分別對應源極、主柵極、屏蔽柵和漏極。
16、作為本發明進一步的方案：所述溝道下淺埋p型電場調控層的摻雜濃度為1×1017cm-3，厚度為80nm，位于溝道下方100nm處。
17、作為本發明進一步的方案：所述橫向摻雜梯度溝道的摻雜濃度從源端至漏端逐漸降低，從源端的5×1016cm-3到漏端的2×1016cm-3。
18、作為本發明進一步的方案：所述主柵極采用n型重摻雜多晶硅材料，厚度為120nm，表面覆有nisi硅化物層，厚度為30nm。
19、作為本發明進一步的方案：所述屏蔽柵結構與主柵極之間的間距為0.05μm，寬度為0.1μm。
20、作為本發明進一步的方案：所述漏區兩級階梯凹槽的第一階段深度為30nm，第二階段深度為15nm，寬度為0.15μm。
21、作為本發明進一步的方案：所述源漏重摻雜區的摻雜濃度為5×1019cm-3，深度為100nm，源側為平面結構，漏側為階梯凹槽結構。
22、本發明技術方案還提供了一種低柵極電荷的mosfet器件的制備方法，所述制備方法包括：
23、步驟s1：提供p型si襯底，摻雜濃度為1×1015cm-3，厚度為500μm，對襯底進行清洗，去除表面原生氧化層；
24、步驟s2：制備locos隔離層，厚度300nm，隔離間距1μm；
25、步驟s3：在襯底上方制備溝道下淺埋p型電場調控層，摻雜濃度為1×1017cm-3，厚度為80nm，采用高能離子注入與退火激活；
26、步驟s4：通過光刻與離子注入制備橫向摻雜梯度溝道，源端至漏端摻雜濃度從5×1016cm-3降至2×1016cm-3；
27、步驟s5：制備沉積柵介質復合結構，底層為sio2，厚度為5nm，上層為hfo2，厚度為10nm；
28、步驟s6：通過lpcvd沉積超薄主柵極，多晶硅厚度為120nm，表面覆有nisi硅化物層，厚度為30nm；
29、步驟s7：通過lpcvd沉積并光刻定義屏蔽柵（split-gate）結構，寬度為0.1μm，摻雜濃度為1×1020cm-3，厚度為180nm；
30、步驟s8：通過光刻與離子注入形成非對稱ldd區，源側摻雜濃度為1×1018cm-3，漏側摻雜濃度為5×1017cm-3；
31、步驟s9：制備漏區兩級階梯凹槽，第一階段深度為30nm，第二階段深度為15nm，寬度為0.15μm；
32、步驟s10：沉積并刻蝕金屬電極，頂層為al，厚度為300nm，接觸電阻不超過1ω·mm；
33、步驟s11：通過金屬化和退火形成al-si合金。
34、與現有技術相比，本發明的有益效果是：本發明通過溝道下淺埋p型電場調控層、屏蔽柵、漏區兩級階梯凹槽及復合柵介質的協同作用，從原理上減小柵漏耦合電容與柵極電容、抑制miller效應，結合超薄柵+nisi硅化物降低柵極驅動損耗，同時抑制亞閾值漏電，雙重降低靜態與動態功耗，延長傳感器續航；借助橫向梯度摻雜溝道優化電場分布、非對稱ldd區減少交疊電容，從原理上提升開關響應速度，降低高頻信號畸變，使器件開關頻率與響應速度匹配高頻傳感器需求，保障檢測精度；從電場調控原理出發，通過溝道下淺埋p型電場調控層優化縱向電場、橫向梯度摻雜溝道穩定閾值電壓，結合locos隔離層避免電流串擾、標準化工藝保障一致性，提升器件長期工作穩定性，適配復雜場景。