一種低柵極電荷的MOSFET器件及其制備方法與流程

技術特征：

1.一種低柵極電荷的mosfet器件，其特征在于，所述器件包括：

2.根據權利要求1所述的低柵極電荷的mosfet器件，其特征在于，所述溝道下淺埋p型電場調控層的摻雜濃度為1×1017cm-3，厚度為80nm，位于溝道下方100nm處。

3.根據權利要求1所述的低柵極電荷的mosfet器件，其特征在于，所述橫向摻雜梯度溝道的摻雜濃度從源端至漏端逐漸降低，從源端的5×1016cm-3到漏端的2×1016cm-3。

4.根據權利要求1所述的低柵極電荷的mosfet器件，其特征在于，所述主柵極采用n型重摻雜多晶硅材料，厚度為120nm，表面覆有nisi硅化物層，厚度為30nm。

5.根據權利要求1所述的低柵極電荷的mosfet器件，其特征在于，所述屏蔽柵結構與主柵極之間的間距為0.05μm，寬度為0.1μm。

6.根據權利要求1所述的低柵極電荷的mosfet器件，其特征在于，所述漏區兩級階梯凹槽的第一階段深度為30nm，第二階段深度為15nm，寬度為0.15μm。

7.根據權利要求1所述的低柵極電荷的mosfet器件，其特征在于，所述源漏重摻雜區的摻雜濃度為5×1019cm-3，深度為100nm，源側為平面結構，漏側為階梯凹槽結構。

8.一種如權利要求1至7任一項所述的低柵極電荷的mosfet器件的制備方法，其特征在于，所述制備方法包括：

技術總結
本發明涉及半導體技術領域，具體公開了一種低柵極電荷的MOSFET器件及其制備方法，所述器件包括P型Si襯底；LOCOS隔離層；溝道下淺埋P型電場調控層；橫向摻雜梯度溝道；柵介質層；主柵極；屏蔽柵結構；非對稱LDD區，源側摻雜濃度為1×1018cm?3，寬度0.1μm，深度50nm；漏側摻雜濃度為5×1017cm?3，寬度0.15μm，深度50nm；漏區兩級階梯凹槽；源漏重摻雜區；金屬電極，包含源極、主柵極、屏蔽柵和漏極。本發明通過溝道下淺埋P型電場調控層、屏蔽柵、漏區兩級階梯凹槽及復合柵介質的協同作用，從原理上減小柵漏耦合電容與柵極電容、抑制Miller效應，結合超薄柵+NiSi硅化物降低柵極驅動損耗，同時抑制亞閾值漏電，雙重降低靜態與動態功耗，延長傳感器續航。

技術研發人員：馬奕勉,馬奕俊
受保護的技術使用者：深圳辰達半導體有限公司
技術研發日：
技術公布日：2026/4/16